记忆斗不过时间 随手记~~

[ZZ]Tcl与Design Compiler (三)——DC综合的流程

上一篇 / 下一篇  2018-01-10 20:58:39

From:
(ha;z d8{\7~0http://www.cnblogs.com/IClearner/
B$uNJ,c(i*\Q0
ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台L"R;_ ng)n

1、基本流程概述

__.r8H/m9aHo0

首先给三个图,一个图是高层次设计的流程图

ra%},Y3I*UNHH|'jx G0

 

5e w!q1D3p1n0

;yT+m9]PO0M0 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台1N:_3r n#~f

下面是我对这张图的理解:

/IRbQ:S|{0

  ① 设计之前,准备好库、HDL代码的思想、约束生成;然后根据设计思想用 RTL 源码详细地、完整地为设计建立模型、定义设计中寄存器结构和数目、定义设计中的组合电路功能、定义设计中寄存器时钟等等的设计规格和实现。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台T*kP/U&H#hGA

  ② 完成 RTL 源码设计之后,应让设计开发与功能仿真并行进行: ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台$X deW F6m-{ H gv

     ·在设计开发阶段,我们使用 DC 来实现特定的设计目标(设计规则和优化约束),以及执行默认选项的初步综合. ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台*Chu0^[ RT4R%A`

    ·如果设计开发结果未能在 10%的偏差范围内满足时序目标,则需要修正 HDL 代码,然后重复设计开发和功能验证的过程.

-U6g+|,`*jl+w8pPEJ*g i0

    ·在功能仿真中,通过特定的工具来确定设计是否能按如所需的功能工作.   

B}C)tNV)um0

    ·如果设计未能满足功能要求,  我们必须修改设计代码以及重复设计开发和功能仿真.   继续设计开发和功能仿真直至设计功能正确及满足小于 10%偏差的时序目标. ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台6PWyY1`

  ③ 使用 DC 完成设计的综合并满足设计目标.这个过程包括三个步骤,即综合=转化+逻辑优化+映射,首先将 RTL 源代码转化为通用的布尔等式,然后设计的约束对电路进行逻辑综合和优化,使电路能满足设计的目标或者约束,最后使用目标工艺库的逻辑单元映射成门ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台3f8tZ4A;A:^ ov5A

级网表,在将设计综合成门级网表之后,要验证此时的设计是否满足设计目标.如果不能满足设计目标,此时需要产生及分析报告确定问题及解决问题 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台5w#@?,]Tu s2qvj8B

  ④当设计满足功能、时序以及其他的设计目标的时候,需要执行物理层设计最后分析物理层设计的性能,也就是使用DC的拓扑模式,加入floorplan的物理信息后进行综合分析设计的性能。如果结果未能满足设计目标,应返回第三步.如果满足设计目标,则本部分设计周期完成. ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台[!cz4@ ][

  一个图是DC在设计流程中的位置

kQ R^;{va_,^0

 

+p7w;XH/I-f0

  这个图将上面的流程图细化,着重与DC的部分,描述了使用DC进行逻辑综合时要做的事,同时,也是对前面的流程图解说的图形概述。在综合的时候,首先DC的HDL compiler把HDL代码转化成DC自带的GTECH格式,然后DC的library compiler 根据标准设计约束(SDC)文件、IP-DW库、工艺库、图形库、(使用拓扑模式时,还要加入ICC生成的DEF模式,加载物理布局信息)进行时序优化、数据通路优化、功耗优化(DC的power compiler进行)、测试的综合优化(DC的DFT compiler),最后得到优化后的网表。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台6`%X!_9ohv

最后一个图是,使用DC进行基本的逻辑综合的流程图与相应的命令

0`;M;~~fqQ-^0

 

c)clw+R%JTQXPlT0

Y1|0T{Eq*YzCo0 

#YAWf.\j0

这个图给出了使用DC进行逻辑综合时的基本步骤,我们根据这个图运行DC,下面是这个图的具体解说:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台%l PaW}*{

  ①准备设计文件,DC 的设计输入文件一般为 HDL 文件。

e&} o@J6X|;k0

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台+Q6RO"@I0g

  ②指定库文件,需要指定的库文件包括:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台*}^0d H!jEzr6D_ B

链接库(link library) 、目标库(target library) 、符号库(symbol library)、综合库(synthetic library)ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台9eF/~YWr K)FjmQ:q

  下面是库的解释,具体的解释在后面有说,这里先进行简单地概述一下:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台7l0c&h;hiM

Link library & target library

+g D^D cp+y9P:[0

  Link  library 和 target  library 统称为 technology  library(即工艺库,习惯称之为综合库),technology  library  由半导体制造商提供,包含相关 cell 的信息及设计约束标准,其中:

9`"wL*t}7W*cb6[8T0

    Target library:    在门级优化及映射的时候提供生成网表的 cell,即DC 用于创建实际电路的库。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台2R!{x.eOg9w

    Link library:      提供设计网表中的 cell,可以跟target_library使用同一个库,但是 DC 不用 link library中的 cell 来综合设计。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台F!@3Zit w4B2v

  当 DC 读入设计时,它自动读入由 link library 变量指定的库。当连接设计时,DC 先搜寻其内存中已经有的库,然后在搜寻由 link  library 指定的库。

!A W-E2OtS6n k0

  注:当读入的文件是门级网表时,需要把 link library 指向生成该门级网表的库文件,否则 DC 因不知道网表中门单元电路的功能而报错。 关于工艺库里面的具体内容,后面会专门进行说明。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台HG SLZSy

  Symbol library

5^'I6Us ~0

  Symbol library 提供 Design Vision GUI 中设计实现的图形符号,如果你使用脚本模式而不使用 GUI,此库可不指定 Symbol libraryET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台#L lS%i6mpB8j

  Synthetic library

5T}g8h8{!qHZ}0

   即为 Designware library ,名字上翻译是综合库,但却常称之为IP库,而不是直译。特殊的 Designware library 是需要授权的(比如使用多级流水线的乘法器),默认的标准 Designware 由 DC 软件商提供,无需指定。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台#v YmrU"n5n8bb|

Create_mw_lib :主要使用DC的物理综合的时候,需要生成物理库

l'a9H[T*rRap0

  ③读入设计ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台/g-m%y7f A7C/VF

设计的读入过程是将设计文件载入内存,并将其转换为 DC 的中间格式,即GTECH 格式,GTECH 格式由“soft macros”  如  adders, comparators 等组成,这些组件来自 synopsys  的 synthetic lib,每种组件具有多种结构。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台 eV)j}N a5[;C

读入设计有两种实现方法实现方法:read  和  analyze & elaborate(实际上ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台h!iH#n N m

read 是 analyze  与  elaborate 的打包操作  ),下面介绍二者在使用中的区

0Rl^Vp)l\j8[0

别:

1B,T8[I4G6g0

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台2~Zhvl;{os,]

\v0m+x\:Ey0 

1{ Nk `4Uy_9J5V0

  从中可以看到,analyze & elaborate  可以自由指定设计库,并生成 GTECH中间文件前生成.syn 文件存储于 work 目录下,便于下次 elaborate 节省时间,我们一般选择  analyze & elaborate 的方法读入设计。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台[V]7W+QS$T

  ④定义设计环境: 

vK&G:Up Y;Ew r0

定义对象包括工艺参数(温度、电压等),I/O 端口属性(负载、驱动、扇出),ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台+~8oVgI c$Zr?A

统计 wire-load 模型,设计环境将影响设计综合及优化结果。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台2O&Ob$OSw bB

  ⑤设置设计约束: ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台 aX/l j`lf3`P.Ic%M

设计约束包括设计规则约束和优化约束,设计规则约束(design  ruleET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台9k,I;J ?(c6E y

constraint)由工艺库决定,在设计编译过程中必须满足,用于使电路能按功能要求正常工作。设计优化约束定义了 DC 要达到的时序和面积优化目标,该约束由用户指定,DC 在不违反设计规则约束的前提下,遵循此约束综合设计。

[$}F'~k0

  ⑥选择编译策略: ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台:k#a{&E H/iD \

对于层次化设计,DC 中有两种编译策略供选择,分别为 top down 和 bottom

.Xtn ]9UeM0

up。在 top down 策略中,顶层设计和子设计在一起编译,所有的环境和约束设置针对顶层设计,虽然此种策略自动考虑到相关的内部设计,但是此种策略不适合与大型设计,因为 top down 编译策略中,所以设计必须同时驻内存,硬件资源耗费大。在 bottom up 策略中,子设计单独约束,当子设计成功编译后,被设置为 dont_touch 属性,防止在之后的编译过程中被修改,所有同层子设计编译完成后,再编译之上的父设计,直至顶层设计编译完成。Bottom  up 策略允许大规模设计,因为该策略不需要所有设计同时驻入内存。

'f5ng9I+N8D m0

  ⑦编译: 

+P.o KF4b._u0

  用 Compile 命令执行综合与优化过程,还可以利用一些选项指导编译和优化过程。

^8w4o@Ik)C8A0JQ0

  ⑧分析及解决设计中存在的问题 

?vK3u;a0

DC  可以产生一些报告以反应设计的综合和优化结果,如:时序、面积、约束等报告,这些报告有助于分析和解决设计中存在的问题以改善综合结果,我们还可以利用 check_design 命令检验综合的设计的一致性。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台"cZN+iSlC[

  ⑨存储设计数据 

9yg ^WC%Z`Z7y0

DC 不会自动存储综合后的设计结果,因而需要在离开 DC 时手动存储设计数据。比如存储网表、延时信息等数据文件。

pc srE_*P0

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台oT^6`"P+K1}/N

2、实战ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台*\3wR0xv/|

在这里,我们将实战一下,做一下实验,让大家体验一下流程:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台4{ly[7q7MUR%o~

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台.FtI2Y-R"{_'[bG!O`

·首先准备好文件:

4aoIS'ZG(z0

 

5i/^&EnE"`h Mb*F0

G/` W:]E*s b0 

~A,V(xfoA{;P0

这个.synopsys_dc.setup文件(包含了com、dc_setup)、TOP.con文件是需要我们书写的,这里以及写好了,我们来看一下就好了。ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台;Hl7B2R+Uki

.synopsys_dc.setup的内容:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台^3gMS h-S

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台:]Zx{[c/ne

然后我们移步到common_setup.tcl和dc_setup.tcl的内容:

LI!c-W H0

ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台:}9^F5|Hx9o

9`N4Rj!\0Lq*A1gW0 

9\} U geD)T^0

common_setup.tcl文件定义了库的名字和名称,上面是逻辑库,下面物理库:

;hb"o6X"PGCn0

5行:定义库的搜索路径,当找不到库时,从这个路径中寻找

#j#Y c#oK1Ra0

8行:定义target library使用的库(注意,只是定义一个变量)

_)JEr(s;?0

10行:定义图形库变量ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台Q [M$X I-z}

15行:定义顶层设计库的变量名称ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台*~$v y-OTx*em Abd

17行:定义milkyway(参考)库(的位置)ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台O G;q't XnE{4G

19行:定义工艺库(的位置)ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台1o"o'{XX.[h.K#`

21行:定义寄生参数库(的位置)

/kP#k4qfU0

23行:定义工艺库和寄生参数库的映射关系库(的位置)

)J,q:{uv*n0

dc_setup.tcl的内容:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台,X(hV#w%P2Me

ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台(D:JB?9zr

ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台E0Y&vlmsb

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台 FbU5LB ~H| r

dc_setup.tcl文件就是指定库了,而不是单单地定义了,ser_app_var是定义DC内部变量,4~7这是指定搜索路径个各种库的路径和名称

|%Nqz}E[l0

下面的物理库设置中:

O|:ZK~$bk0

13行:指定milkyway(参考)库的名称ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台3gBu$M5?b7@Fnj%o/|

14行:指定当前设计的库的名称ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台\9b-G Pju

16行:创建milkyway库,格式如图上面,需要工艺库、参考、当前设计库ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台uA4~&N!Y,yZ~

19行:打开当前的设计库

c d!H mr~ }0

20行:加载寄生参数(库)

w%sTVi2~g0i0

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台a6s:X&s+{/I7C

·启动DCET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台+zF'O:y6D@j

  这里是流程演示,因此我们使用图形化的方式启动:

-a:dXY+^e~ f^q V0

   design_vision -topo

)bcF.|9i*z{0

·读入设计前的检查ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台zd.sJ w[ho

  -->检查库是否正确设置:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台n\ s J ~V8G1G%f#t

 

F.O.qQ il8mJ_0

qo{w@0X _\T&A)K'x0 

J%u7Y[,yR\0

 

Ce,o4}8Zs0

  -->检查逻辑库和物理课的一致性:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台0Jxh3I,TX

  Check_library

vp \K1RQ3W`[X0

  检查可能不会通过,结果不影响综合的话,可以忽略ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台6f}Br8re,?O/UM

 

3I;E\W!]zJ/I&Y0

  -->检查寄生参数文件和工艺库文件的一致性:(物理综合的时候需要检查)

0Y,C8?rU0

  check_tlu_plus_filesET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台/RInR#R$|

  通过的话会有三个passed

j(vD,}-GW \0

 

Q t"V}%l'Uq7f0

·读入设计和查看设计

s)mU"l!eM Ls0

  -->读入设计:

S/O \)nu'D*c0

  read_file   -format   verilog   ./rtl/TOP.v

JpDQ ];FN8]$K0

  用法如下所示:

6W6e0Y!P Ki,zAN%R!\u)E`0

 

g}#w$r$Ak X0

%w`j oD6@ o-I0 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台;fqy1Q:m;J

 

:KHh[w+fO G0

  -->设置当前设计

/J!d_j/G(IhI0

  要综合哪个模块,就把哪个模块设置为当前设计;

al0F,I|`"wtKA0

  查看当前设计:current_design

!y#qu:u}-h q0

   ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台 } ?$xP-I:n

ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台 s7C Ht8i*Dt

 

_ aF oh1_lJ0

  设置当前设计:current_design TOP

QtO1xR@9ym0

 

f)nLs'l}z"k Q V0

  -->link设计

@6h IT+K_$E.z3G0

  Link设计,查看当前要综合的设计是否缺少子模块:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台QBQ1Vb.PBm

  linkET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台U@,l#c;~#i4e\&nG

  返回值是1,说明子模块完整ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台+d2|vOkQ%`ifM

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台M,u K| Ym}3wk6z

  -->以ddc的格式保存未映射的设计(注意需要先创建unmapped文件夹):ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台 eq7f0I.s@ ?

  Write  -hierarchy  -f  ddc  -out  unmapped/TOP.ddc

xm D(h ?D!L(n0

  我们可以看看write的用法:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台+r5e1h$? W7Em1x/sJ,B

   

dX6\L,yJ/w [Z0

d_G@k;k0 

#v x#wFO$\&E'z@0

  -->查看内存中的设计和库:

_2||4E^ ?0

ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台-C E*aL/OA*i1F

ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台G5mE J5O!Qc(e

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台? rI jRx1l i

  带*的设计为当前设计,要综合哪个模块就current_design哪个设计

By r`z)j`bt0

  然后list_libs是查看库和库的路径,这个命令也可以检查是否读入了对应的库

JGO2G5~a(`f0

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台 a AR9B0o)`H

·约束设计(也就是上面流程图中的各种set)ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台\2H#D W1R L5@ Ti

我们通过执行约束文件来约束设计:ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台0O4C2l7N,vk M

source TOP.con

q8RUe:g4L#U0

ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台 A`5fys txBd

FQ6u2E#v$IXZ3~?0 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台hl5E;ow;@

其他选项我们在后面会叙述,我们这里只说一下5行的reset_design,这个就是剔除之前所有的约束,防止影响下面的约束。

?a1m'}N Ta0

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台$E&c6n!dZ

·进行综合ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台q;n6H7q e/p`-M^

Compiler_ultra(这是在拓扑模式下进行综合的命令)

']#K ou ]+x0

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台8Z^lvBP

·综合后的检查(检查不通过的需要优化,这里只作为一般流程,没有进行优化)

W gpudE{ g/`_A0

report_constraint -all  (查看是否违规)ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台8D8XK SpT

report_timing (查看时序报告)

K$GqX E I't0

report_are (查看面积情况)ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台6O?4Lz(H*o$J

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台;~ `&^HOpI

·保存综合后的设计(注意先创建mapped这个文件夹)ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台8vN9d[_9d k-w3U

write -hierarchy -format ddc -output ./mapped/TOP.ddcET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台N|(G*g A

 ET创芯网(EETOP)-电子设计澳门皇冠APP、博客、超人气的电子澳门皇冠APP资料分享平台&B+L;h`S:y-\ R |3R

总结,大概的流程为:

E@@R3s0

准备好文件 ——>启动DC ——>读入设计前的检查——>读入设计和查看设计——>约束设计——>综合——>综合后检查(与优化)——>保存优化后的设计

,l(c4W&I8d'r~3z(^0

TAG: Compiler compiler design Design DESIGN

 

评分:0

我来说两句

显示全部

:loveliness: :handshake :victory: :funk: :time: :kiss: :call: :hug: :lol :'( :Q :L ;P :$ :P :o :@ :D :( :)

Open Toolbar
博聚网