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[ZZ]Tcl与Design Compiler (三)——DC综合的流程

上一篇 / 下一篇  2018-01-10 20:58:39

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1、基本流程概述澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*[ e c%x1W Q*@I'Th

首先给三个图,一个图是高层次设计的流程图

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下面是我对这张图的理解:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*${(W:G(k j"W%d

  ① 设计之前,准备好库、HDL代码的思想、约束生成;然后根据设计思想用 RTL 源码详细地、完整地为设计建立模型、定义设计中寄存器结构和数目、定义设计中的组合电路功能、定义设计中寄存器时钟等等的设计规格和实现。

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  ② 完成 RTL 源码设计之后,应让设计开发与功能仿真并行进行: 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*a|1F5Cve!R&I

     ·在设计开发阶段,我们使用 DC 来实现特定的设计目标(设计规则和优化约束),以及执行默认选项的初步综合. 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*8E*Jl(t4~g|)c)_{

    ·如果设计开发结果未能在 10%的偏差范围内满足时序目标,则需要修正 HDL 代码,然后重复设计开发和功能验证的过程. 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分**Q1k4DNI7N a

    ·在功能仿真中,通过特定的工具来确定设计是否能按如所需的功能工作.   

1sMB0oA"Lo X0

    ·如果设计未能满足功能要求,  我们必须修改设计代码以及重复设计开发和功能仿真.   继续设计开发和功能仿真直至设计功能正确及满足小于 10%偏差的时序目标.

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  ③ 使用 DC 完成设计的综合并满足设计目标.这个过程包括三个步骤,即综合=转化+逻辑优化+映射,首先将 RTL 源代码转化为通用的布尔等式,然后设计的约束对电路进行逻辑综合和优化,使电路能满足设计的目标或者约束,最后使用目标工艺库的逻辑单元映射成门

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级网表,在将设计综合成门级网表之后,要验证此时的设计是否满足设计目标.如果不能满足设计目标,此时需要产生及分析报告确定问题及解决问题

3R#`s&P;K3N2sU/p0

  ④当设计满足功能、时序以及其他的设计目标的时候,需要执行物理层设计最后分析物理层设计的性能,也就是使用DC的拓扑模式,加入floorplan的物理信息后进行综合分析设计的性能。如果结果未能满足设计目标,应返回第三步.如果满足设计目标,则本部分设计周期完成. 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*crr kJ.k h&lw

  一个图是DC在设计流程中的位置

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  这个图将上面的流程图细化,着重与DC的部分,描述了使用DC进行逻辑综合时要做的事,同时,也是对前面的流程图解说的图形概述。在综合的时候,首先DC的HDL compiler把HDL代码转化成DC自带的GTECH格式,然后DC的library compiler 根据标准设计约束(SDC)文件、IP-DW库、工艺库、图形库、(使用拓扑模式时,还要加入ICC生成的DEF模式,加载物理布局信息)进行时序优化、数据通路优化、功耗优化(DC的power compiler进行)、测试的综合优化(DC的DFT compiler),最后得到优化后的网表。

"o(o[*M\ {KZ0

最后一个图是,使用DC进行基本的逻辑综合的流程图与相应的命令澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*dvr K-p0h$m

 

-Y p|3M O|0 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*!P?c.?2K e'i8Rz

 

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这个图给出了使用DC进行逻辑综合时的基本步骤,我们根据这个图运行DC,下面是这个图的具体解说:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*&Q8n2eQMt

  ①准备设计文件,DC 的设计输入文件一般为 HDL 文件。

,U1c(E@N/oSh1_ n0

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  ②指定库文件,需要指定的库文件包括:

B B eu)~T I%]l6vj0

链接库(link library) 、目标库(target library) 、符号库(symbol library)、综合库(synthetic library)

i Oz ^WIg0

  下面是库的解释,具体的解释在后面有说,这里先进行简单地概述一下:

rr{r8}6R4Zp0

Link library & target library

~ |S`3Ow)a`0

  Link  library 和 target  library 统称为 technology  library(即工艺库,习惯称之为综合库),technology  library  由半导体制造商提供,包含相关 cell 的信息及设计约束标准,其中:

3W z5D'@f$?F0

    Target library:    在门级优化及映射的时候提供生成网表的 cell,即DC 用于创建实际电路的库。

LO1Jcu q0

    Link library:      提供设计网表中的 cell,可以跟target_library使用同一个库,但是 DC 不用 link library中的 cell 来综合设计。

a2oi~%P })a0

  当 DC 读入设计时,它自动读入由 link library 变量指定的库。当连接设计时,DC 先搜寻其内存中已经有的库,然后在搜寻由 link  library 指定的库。澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*wt2G3j'M1A

  注:当读入的文件是门级网表时,需要把 link library 指向生成该门级网表的库文件,否则 DC 因不知道网表中门单元电路的功能而报错。 关于工艺库里面的具体内容,后面会专门进行说明。

;FDI.bG0

  Symbol library

&B-OM6DY3Rz4i;x'[0

  Symbol library 提供 Design Vision GUI 中设计实现的图形符号,如果你使用脚本模式而不使用 GUI,此库可不指定 Symbol library澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*P_$gPQ

  Synthetic library

@};Y/zu f'? M-TuQ0

   即为 Designware library ,名字上翻译是综合库,但却常称之为IP库,而不是直译。特殊的 Designware library 是需要授权的(比如使用多级流水线的乘法器),默认的标准 Designware 由 DC 软件商提供,无需指定。

%{ge$z.kl1h0

Create_mw_lib :主要使用DC的物理综合的时候,需要生成物理库

3[-~"};Pdz0

  ③读入设计澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*'y-?.U`)p*{F a W |

设计的读入过程是将设计文件载入内存,并将其转换为 DC 的中间格式,即GTECH 格式,GTECH 格式由“soft macros”  如  adders, comparators 等组成,这些组件来自 synopsys  的 synthetic lib,每种组件具有多种结构。

*`t\"S%Hn0

读入设计有两种实现方法实现方法:read  和  analyze & elaborate(实际上

&EK&P)\[*e A_0

read 是 analyze  与  elaborate 的打包操作  ),下面介绍二者在使用中的区

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别:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*czl8JU(X8kW

 

.a;_ZS(u q(s0

!cHPh w0 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*i"m*J J.T8|

  从中可以看到,analyze & elaborate  可以自由指定设计库,并生成 GTECH中间文件前生成.syn 文件存储于 work 目录下,便于下次 elaborate 节省时间,我们一般选择  analyze & elaborate 的方法读入设计。

*CU:Yy])W!K_0

  ④定义设计环境: 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*P(I8k4S)V ^vE!].H

定义对象包括工艺参数(温度、电压等),I/O 端口属性(负载、驱动、扇出),澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*cul7eV6P{gep%@

统计 wire-load 模型,设计环境将影响设计综合及优化结果。

6z*`*Z!hN1_'mP8Y0

  ⑤设置设计约束: 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*(o C%}!|8NI"o9Il4B

设计约束包括设计规则约束和优化约束,设计规则约束(design  rule

.@%VJaqR&_0

constraint)由工艺库决定,在设计编译过程中必须满足,用于使电路能按功能要求正常工作。设计优化约束定义了 DC 要达到的时序和面积优化目标,该约束由用户指定,DC 在不违反设计规则约束的前提下,遵循此约束综合设计。

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  ⑥选择编译策略: 

p;GW;euy x;K0

对于层次化设计,DC 中有两种编译策略供选择,分别为 top down 和 bottom 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*Yr ai4T;{G+~

up。在 top down 策略中,顶层设计和子设计在一起编译,所有的环境和约束设置针对顶层设计,虽然此种策略自动考虑到相关的内部设计,但是此种策略不适合与大型设计,因为 top down 编译策略中,所以设计必须同时驻内存,硬件资源耗费大。在 bottom up 策略中,子设计单独约束,当子设计成功编译后,被设置为 dont_touch 属性,防止在之后的编译过程中被修改,所有同层子设计编译完成后,再编译之上的父设计,直至顶层设计编译完成。Bottom  up 策略允许大规模设计,因为该策略不需要所有设计同时驻入内存。 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*+qY7A Z L3i

  ⑦编译: 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分* VT1|R!QT~?

  用 Compile 命令执行综合与优化过程,还可以利用一些选项指导编译和优化过程。澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*t\5I9d9rT

  ⑧分析及解决设计中存在的问题 

pM6`s#B6f;V)b0

DC  可以产生一些报告以反应设计的综合和优化结果,如:时序、面积、约束等报告,这些报告有助于分析和解决设计中存在的问题以改善综合结果,我们还可以利用 check_design 命令检验综合的设计的一致性。

Bnt Kr^0gV8g]v3Q0

  ⑨存储设计数据 

w,H9|Du0

DC 不会自动存储综合后的设计结果,因而需要在离开 DC 时手动存储设计数据。比如存储网表、延时信息等数据文件。

EGWm+J0

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2、实战澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*Suxf%hwt,[

在这里,我们将实战一下,做一下实验,让大家体验一下流程:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*S M-J7E\HH? J

 

F1P"U5Gp"VW;_0

·首先准备好文件:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分* PU8_ht{R

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这个.synopsys_dc.setup文件(包含了com、dc_setup)、TOP.con文件是需要我们书写的,这里以及写好了,我们来看一下就好了。

'Mlo.Pe1et-S0

.synopsys_dc.setup的内容:

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 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*U8K%x F8`

然后我们移步到common_setup.tcl和dc_setup.tcl的内容:

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澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*)?#[)L%a%H

 

/_C0ZH#`R)Ptt\0

common_setup.tcl文件定义了库的名字和名称,上面是逻辑库,下面物理库:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*8x^iQ*G} x

5行:定义库的搜索路径,当找不到库时,从这个路径中寻找

4[Nb;kK a w0

8行:定义target library使用的库(注意,只是定义一个变量)

HjJNgxS t~0

10行:定义图形库变量澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分* ow%e!ilo:_:X

15行:定义顶层设计库的变量名称澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*z@P{I!lty

17行:定义milkyway(参考)库(的位置)澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*e S?k(N$H U'c

19行:定义工艺库(的位置)澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*0a+jyZb

21行:定义寄生参数库(的位置)澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*bC8Z;P'H4_.gR

23行:定义工艺库和寄生参数库的映射关系库(的位置)澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*b7`v0r4x6j

dc_setup.tcl的内容:

F1P@,n'u0

澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*7~0XEIn'im

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 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*:j g/P3l:c)o

dc_setup.tcl文件就是指定库了,而不是单单地定义了,ser_app_var是定义DC内部变量,4~7这是指定搜索路径个各种库的路径和名称澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*eu"lGX&b1b s/l9M-N

下面的物理库设置中:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*(ON2cf7g lO6}|| r9\

13行:指定milkyway(参考)库的名称

EMU u o3m$[6U0h0

14行:指定当前设计的库的名称

X#V(utp.`"t0

16行:创建milkyway库,格式如图上面,需要工艺库、参考、当前设计库

"H,Kg2[W7YY3t0

19行:打开当前的设计库澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*#s vi"\ u/ke{

20行:加载寄生参数(库)

%pWQ;S9toG0

 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*%eZl z7?-P1S

·启动DC澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*o-@Ne+c

  这里是流程演示,因此我们使用图形化的方式启动:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*1Ya!B"nt

   design_vision -topo澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*i#sI_"Do

·读入设计前的检查

hJ2as}2t0

  -->检查库是否正确设置:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*9juZaIG[ie

 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*;Do#oh%x

澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*w*~8{r%cu

 

5h!v d j&?+D^F0

 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*-|c2M xn*as

  -->检查逻辑库和物理课的一致性:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*$e|5B+~0} E"B

  Check_library澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*2Z.M4^ s0Q!YDt

  检查可能不会通过,结果不影响综合的话,可以忽略澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*/L(}+k"o-]6th*N^mpwa

 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*{ \d%[5n&i)a;\1K4wx

  -->检查寄生参数文件和工艺库文件的一致性:(物理综合的时候需要检查)

b q~_"i,P0

  check_tlu_plus_files澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*e2z"?&V@3O)\

  通过的话会有三个passed澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*x {{:xDG

 

-M!c9~L.nJ0

·读入设计和查看设计澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*u"^ |G&eY

  -->读入设计:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分* c3v/ST!`^wJl]8g

  read_file   -format   verilog   ./rtl/TOP.v

9Y.y/tP*Q%P&C"u f:_+s0

  用法如下所示:

W,og w1oej*Ep0

 

jEAu1w&S{&\0RJ0

)So @)uL0 

o0U a S\2U Ehe0

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  -->设置当前设计澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*D6y[$\+H

  要综合哪个模块,就把哪个模块设置为当前设计;澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*2uK$cW W u%j$_X*d

  查看当前设计:current_design澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*S&RK+K:F:v

   澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*y3L @ f%\ aH

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 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*oRI0ev`t{_

  设置当前设计:current_design TOP

a/MC8E5W1ni0

 

S:e8NKzTUlK9|0

  -->link设计

OS8A w M6m&~0

  Link设计,查看当前要综合的设计是否缺少子模块:

4Y%\K8|;b(]BE/r0

  link

H h7z$g:g1kP2w B#NN*F0

  返回值是1,说明子模块完整

~#Z `:[+D6] WN2J x0

 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分* ]%Y ]ML5ck|:W+Z

  -->以ddc的格式保存未映射的设计(注意需要先创建unmapped文件夹):澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*cN^8| t

  Write  -hierarchy  -f  ddc  -out  unmapped/TOP.ddc澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分* Rd)N\Ak$i

  我们可以看看write的用法:澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*Q}8Kir/R%HD-E

   澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*/_e"uk qq

6I$]-K!] M7z E)H:i0 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*0~? nv X

  -->查看内存中的设计和库:

.]YZ yP;Hj0

%Y'w"ci:z+@v0 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*d C.b$w|Y8W2^)K2DCz

 

,dBp3D,iLf bc,N0

  带*的设计为当前设计,要综合哪个模块就current_design哪个设计

M up6wD!s*y0

  然后list_libs是查看库和库的路径,这个命令也可以检查是否读入了对应的库

4M0_b@ Hn;X9Ae:F N0

 

@[x,Ld&L,w0

·约束设计(也就是上面流程图中的各种set)澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*?*xsmD+r;GgG9M

我们通过执行约束文件来约束设计:

/Gn4N0`$@h$a7V0

source TOP.con澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*6Wt)N ka*}f5r"z,hp

-w5K3Hg^0 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*s?r'jq7c1H!{

 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*9g;{|MK%H G

其他选项我们在后面会叙述,我们这里只说一下5行的reset_design,这个就是剔除之前所有的约束,防止影响下面的约束。

Fa:w*V}0

 

5Ja#D I3a$pL!B0

·进行综合

7u:c*q S'y;G$n9n8Q0

Compiler_ultra(这是在拓扑模式下进行综合的命令)澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分**eI+s4K S \:]6@

 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*'n~%Oa!\F@D}

·综合后的检查(检查不通过的需要优化,这里只作为一般流程,没有进行优化)澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*qu:eGim\\

report_constraint -all  (查看是否违规)

qM)f{TA0

report_timing (查看时序报告)澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分* {j+P7zLh)PR

report_are (查看面积情况)澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*,C&}ydn$g {p

 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分* z4o q H7u'j,G+U&{

·保存综合后的设计(注意先创建mapped这个文件夹)澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*`]5x!h%C D"t

write -hierarchy -format ddc -output ./mapped/TOP.ddc

gU(?8RO0

 澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*{"N3oFeG,}Fn1t+L

总结,大概的流程为:

uV'Y?y*A4_0S-e0qa/{ s0

准备好文件 ——>启动DC ——>读入设计前的检查——>读入设计和查看设计——>约束设计——>综合——>综合后检查(与优化)——>保存优化后的设计澳门皇冠四虎视频【首家】_澳门皇冠APP【官方推荐】_皇冠比分*}]rfp z0cL\


TAG: Compiler compiler design Design DESIGN

 

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