验证学习

上一篇 / 下一篇  2018-10-08 00:14:17

         最近在学习system verilog和uvm验证相关的知识,因为目前项目中会遇到各种跟功能验证相关的知识,而我们组又没有人懂这个东西,没办法只能自己搞了,谁让当初在领导面前夸下海口想更加深入地学习flow和env相关的东西,只有硬着头皮学了。可以说我是连verilog的验证平台都没咋弄过,当时在学校eda上机实验就没有好好学啊,刚开始都是直接目前现成可以跑通编译能过的脚本过来尝试,偶尔碰到一些verilog或者sv的小问题还是可以debug出来的,但是到后面遇到什么xmr virtual interface啥啥啥的,简直是懵逼,一头问号,而且更加恶心的是我们组想要的验证平台是从chip级往subsys级下放,这其中就难免会遇到一些验证组件和环境的更新。我甚至连编译的脚本都不晓得该怎么修改,开始捣腾了一个多礼拜一点进展都没得,没办法买了一本绿皮书和白皮书,云里雾里瞎看一通,似懂非懂,自己去写代码又感觉很吃力,拿别人现成的东西过来跑又感觉味同嚼蜡,啥都学不会,还好最近项目进度的压力不是很大,我可以多抽一些时间出来记录我的菜鸟验证之旅,今天先开个头,后面慢慢更新吧。

TAG:

 

评分:0

我来说两句

显示全部

:loveliness: :handshake :victory: :funk: :time: :kiss: :call: :hug: :lol :'( :Q :L ;P :$ :P :o :@ :D :( :)

Open Toolbar
博聚网